I ricercatori degli HP Labs hanno messo a punto una nuova architettura di chip capace di aumentare notevolmente le prestazioni senza alcuni dei problemi delle attuali strutture.
Per decenni maggiori prestazioni si sono sviluppate in gran parte dalla miniaturizzazione di transistor e cavi per far stare tutto in uno spazio più piccolo. Ma i transistor possono essere rimpiccioliti solo fino a quando non si presentano problemi di surriscaldamento, di fisica di base o difetti.
Il metodo dei ricercatori consentirebbe di costruire transistor delle stesse dimensioni che vengono utilizzati nei dispositivi attuali. Il design proposto combina una struttura con crossbar a nanoscala con semiconduttori convenzionali per creare un chip ibrido a più alta densità che richiede meno energia e genera meno calore.
"L'implicazione è che possiamo probabilmente capire come portare avanti per decenni la legge di Moore, relativa all'evoluzione continua della capacità dei processori, invece che esaurirla nel prossimo decennio come molti si aspettano" afferma Stan Williams, Senior Fellow di HP alla guida del gruppo Quantum Science Research all'interno degli HP Labs per oltre 10 anni.
I ricercatori, Greg Snider e Williams, hanno presentato il loro lavoro
nel numero della rivista Nanotechnology del 24 gennaio 
, una pubblicazione del British Institute of Physics. La ricerca è stata condotta utilizzando tecniche di simulazione e modellazione classica, ma i tecnici sono ora al lavoro per realizzare un chip reale da poter finalmente fabbricare in uno stabilimento standard.
Gli scienziati si sono avvalsi nel loro approccio di dispositivi FPGA (field-programmable gate array), circuiti integrati che possono essere adattati dagli utenti finali per applicazioni specifiche, in modo da usare meno energia, assicurare una densità fino a otto volte superiore e ridurre i costi dei FPGA esistenti.
Sono persuasi che un simile concetto di distribuzione degli switch nel cablaggio di interconnessione possa essere applicato ad altri tipi di circuiti integrati.
I ricercatori affermano di poter evitare la miniaturizzazione dei transistor grazie all'eliminazione di cavi e switch tra le celle logiche dello strato di silicio dei dispositivi FPGA, lasciando più spazio alle porte logiche e consentendo di disporle più vicine le une alle altre. Cablaggio e switch sono sostituiti da una interconnessione in nanoscala che esegue le stesse funzioni, ma che si trova su uno strato al di sopra dei transistor.
"In questo modo i transistor conservano una dimensione adeguata a garantire un'elevata affidabilità" conclude Williams. "Si ottengono prestazioni migliori riducendo invece il cablaggio. Nanofili e switch di connessione possono essere in gran parte difettosi e il circuito funziona ancora."
I dispositivi FPGA offrono un mezzo di dimostrazione particolarmente utile perché la maggior parte del silicio utilizzato, circa l'80%, è dedicato a cavi e switch e solo il 20% alla logica.
La nuova architettura, denominata FPNI (field programmable nanowire interconnect), una volta messa a punto potrebbe cambiare gli equilibri nel settore dei chip con un utilizzo più diffuso di dispositivi FPGA. Questi ultimi, poiché riconfigurabili, possono essere riparati o migliorati in un momento successivo anche se incorporati al prodotto.
Ma essendo anche abbastanza costosi, vengono utilizzati dalle aziende nella fase di sviluppo del prodotto per poi essere sostituiti da circuiti ASIC (Application Specific Integrated Circuits). Questa tendenza potrebbe cambiare se fossero disponibili dispositivi FPGA meno costosi.
Williams spiega che il suo team sta lavorando con i tecnici del reparto di sviluppo tecnologico dell'Imaging and Printing Group di HP per costruire un prototipo di chip funzionante nello stabilimento di Corvallis, Oregon, entro la fine dell'anno.
Si tratta dello stesso stabilimento che ha fabbricato i chip FPGA del progetto Teramac di HP Labs nei primi anni '90, di cui Greg Snider era responsabile.
Teramac, un computer con un milione di porte che ha funzionato perfettamente nonostante le sue 220.000 parti difettose, è stata una delle prime dimostrazioni di architettura Defect-tolerant, esplorata fin da allora dal laboratorio di Williams. Questa architettura dimostra che è possibile realizzare dispositivi di elaborazione utilizzando nanofili, che sono soggetti a difetti a causa della loro dimensione.
Il passaggio dalla ricerca allo sviluppo è per il laboratorio di Williams, all'avanguardia nella ricerca nanoelettronica, una novità.
A cui si abbina anche un'enorme sfida. "Il fatto che riusciamo a far funzionare le cose in laboratorio non sempre significa che riusciamo a ottenere un chip efficiente e affidabile" spiega Williams. "Ora inizia il lavoro vero."
Non che gli dispiaccia. "Per noi è un traguardo importante", aggiunge. "Il nostro obiettivo è di ottenere entro il 2010 qualcosa da far provare ai clienti."
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